要保證正確地讀/寫(xiě)，必須注意CPU時(shí)序與存儲(chǔ)器讀/寫(xiě)周期的配合。一般SRAM存儲(chǔ)器芯片手冊(cè)都會(huì)給出芯片讀/寫(xiě)周期的時(shí)序圖。

 

Intel 2114芯片的讀、寫(xiě)周期時(shí)序如圖所示。

 

二、 讀周期

 

 

 

讀操作時(shí)，必須保證片選信號(hào)為低電平，讀寫(xiě)信號(hào)為高電平。

tRC （讀周期時(shí)間）：指對(duì)芯片連續(xù)兩次讀操作之間的最小間隔時(shí)間。

tA (讀出時(shí)間)：從給出有效地址后，經(jīng)過(guò)譯碼電路、驅(qū)動(dòng)電路的延遲，到讀出所選單元內(nèi)容，并經(jīng)I/O電路延遲，直到數(shù)據(jù)在外部數(shù)據(jù)總線上穩(wěn)定出現(xiàn)所需的時(shí)間。顯然，讀出時(shí)間小于讀周期時(shí)間。

tCO (片選到數(shù)據(jù)輸出穩(wěn)定的時(shí)間)：數(shù)據(jù)能否送到外部數(shù)據(jù)總線上，不僅取決于地址，還取決于片選信號(hào)。因此，tCO是從有效到數(shù)據(jù)穩(wěn)定出現(xiàn)在外部數(shù)據(jù)總線上的時(shí)間。

tCX（片選到數(shù)據(jù)輸出有效時(shí)間）：從片選有效到數(shù)據(jù)開(kāi)始出現(xiàn)在數(shù)據(jù)總線上的間隔時(shí)間。

tOTD：片選無(wú)效后數(shù)據(jù)還需在數(shù)據(jù)總線上保持的時(shí)間。

tOHA：地址失效后，數(shù)據(jù)線上的有效數(shù)據(jù)維持時(shí)間，以保證所讀數(shù)據(jù)可靠。

 

三、寫(xiě)周期

執(zhí)行寫(xiě)操作時(shí)，為低電平，讀寫(xiě)信號(hào)為低電平。

tW（寫(xiě)入時(shí)間）：為保證數(shù)據(jù)可靠地寫(xiě)入，與同時(shí)有效的時(shí)間必須大于或等于tW。

tAW（滯后時(shí)間）：地址有效后，必須經(jīng)過(guò)tAW時(shí)間，WE/信號(hào)才能有效（低），否則可能產(chǎn)生寫(xiě)出錯(cuò)。

tWR（寫(xiě)恢復(fù)時(shí)間）：WE/無(wú)效后，經(jīng)tWR時(shí)間后地址才能改變，否則也可能錯(cuò)誤地寫(xiě)入。

tDW：寫(xiě)入數(shù)據(jù)必須在寫(xiě)無(wú)效之前tDW時(shí)間就送到數(shù)據(jù)總線上。

tDH：WE/無(wú)效后，數(shù)據(jù)還要保持的時(shí)間。此刻地址線仍有效，tWR>tDH，以保證數(shù)據(jù)可靠寫(xiě)入。

tWC（寫(xiě)周期時(shí)間）：表示連續(xù)兩次寫(xiě)操作之間的最小時(shí)間間隔。tWC = tAW + tW + tWR。

本文關(guān)鍵詞： SRAM

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